Monitoring cache behavior on parallel SMP architectures and related programming tools

  • Authors:

  • Thomas Brandes;Helmut Schwamborn;Michael Gerndt;Jürgen Jeitner;Edmond Kereku;Martin Schulz;Holger Brunst;Wolfgang Nagel;Reinhard Neumann;Ralph Müller-Pfefferkorn;Bernd Trenkler;Wolfgang Karl;Jie Tao;Hans-Christian Hoppe

  • Affiliations:

  • Institut für Algorithmen und Wissenschaftliches Rechnen (SCAI), Fraunhofer Gesellschaft (FhG), Schloss Birlinghoven, D-53754 St. Augustin, Germany;Institut für Algorithmen und Wissenschaftliches Rechnen (SCAI), Fraunhofer Gesellschaft (FhG), Schloss Birlinghoven, D-53754 St. Augustin, Germany;Lehrstuhl für Rechnertechnik und Rechnerorganisation (LRR), Technische Universität München, Boltzmannstr. 3, D-85748 Garching, Germany;Lehrstuhl für Rechnertechnik und Rechnerorganisation (LRR), Technische Universität München, Boltzmannstr. 3, D-85748 Garching, Germany;Lehrstuhl für Rechnertechnik und Rechnerorganisation (LRR), Technische Universität München, Boltzmannstr. 3, D-85748 Garching, Germany;Lehrstuhl für Rechnertechnik und Rechnerorganisation (LRR), Technische Universität München, Boltzmannstr. 3, D-85748 Garching, Germany;Zentrum für Hochleistungsrechnen (ZHR), Technische Universität Dresden, Zellescher Weg 12, D-01062 Dresden, Germany;Zentrum für Hochleistungsrechnen (ZHR), Technische Universität Dresden, Zellescher Weg 12, D-01062 Dresden, Germany;Zentrum für Hochleistungsrechnen (ZHR), Technische Universität Dresden, Zellescher Weg 12, D-01062 Dresden, Germany;Zentrum für Hochleistungsrechnen (ZHR), Technische Universität Dresden, Zellescher Weg 12, D-01062 Dresden, Germany;Zentrum für Hochleistungsrechnen (ZHR), Technische Universität Dresden, Zellescher Weg 12, D-01062 Dresden, Germany;Institut für Rechnerentwurf und Fehlertoleranz, Universität Karlsruhe (TH), Kaiserstraíe 12, D-76128 Karlsruhe, Germany;Institut für Rechnerentwurf und Fehlertoleranz, Universität Karlsruhe (TH), Kaiserstraíe 12, D-76128 Karlsruhe, Germany;Intel GmbH, Software and Solutions Group, Hermühlheimer Str. 8a, D-50321 Brühl, Germany

  • Venue:
  • Future Generation Computer Systems
  • Year:
  • 2005

Quantified Score

Hi-index 0.00

Visualization

Abstract

This paper describes the ideas and developments of the project EP-CACHE. Within this project new methods and tools are developed to improve the analysis and the optimization of programs for cache architectures, especially for SMP clusters. The tool set comprises the semi-automatic instrumentation of user programs, the monitoring of the cache behavior, the visualization of the measured data, and optimization techniques for improving the user program for better cache usage. As current hardware performance counters do not give sufficient user relevant information, new hardware monitors are designed that provide more detailed information about the cache utilization related to the data structures and code blocks in the user program. The expense of the hardware and software realization will be assessed to minimize the risk of a real implementation of the investigated monitors. The usefulness of the hardware monitors is evaluated by a cache simulator.