Reducing wire delay penalty through value prediction

  • Authors:
  • Joan-Manuel Parcerisa;Antonio González

  • Affiliations:
  • Dept. d'Arquitectura de Computadors, Universitat Politècnica de Catalunya, c/. Jordi Girona, 1-3 Mòdul C6, 08034 Barcelona, Spain;Dept. d'Arquitectura de Computadors, Universitat Politècnica de Catalunya, c/. Jordi Girona, 1-3 Mòdul C6, 08034 Barcelona, Spain

  • Venue:
  • Proceedings of the 33rd annual ACM/IEEE international symposium on Microarchitecture
  • Year:
  • 2000

Quantified Score

Hi-index 0.00

Visualization

Abstract