A model for system-level timed analysis and profiling

  • Authors:
  • A. Allara;W. Fornaciari;F. Salice;D. Sciuto

  • Affiliations:
  • ITALTEL, Central Research Labs, CLTE, 20019 Castelletto di Settimo m.se (MI), Italy;Politecnico di Milano, Dip. di Elettronica e Informazione, P.zza L. Da Vinci 32, 20133 Milano, Italy and CEFRIEL, via Emanueli 15, 20126 Milano (MI), Italy;CEFRIEL, via Emanueli 15, 20126 Milano (MI), Italy;Politecnico di Milano, Dip. di Elettronica e Informazione, P.zza L. Da Vinci 32, 20133 Milano, Italy

  • Venue:
  • Proceedings of the conference on Design, automation and test in Europe
  • Year:
  • 1998

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Abstract